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Design and Implementation of WCET Analyses

Michael Jacobs (Gebundene Ausgabe, Englisch)

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Beschreibung
For safety-critical real-time embedded systems, the worst-case execution time (WCET) analysis— determining an upper bound on the possible execution times of a program—is an important part of the system verification. Multi-core processors share resources (e.g. buses and caches) between multiple processor cores and, thus, complicate the WCET analysis as the execution times of a program executed on one processor core significantly depend on the programs executed in parallel on the concurrent cores. We refer to this phenomenon as shared-resource interference. This thesis proposes a novel way of modeling shared-resource interference during WCET analysis. It enables an efficient analysis—as it only considers one processor core at a time—and it is sound for hardware platforms exhibiting timing anomalies. Moreover, this thesis demonstrates how to realize a timing-compositional verification on top of the proposed modeling scheme. In this way, this thesis closes the gap between modern hardware platforms, which exhibit timing anomalies, and existing schedulability analyses, which rely on timing compositionality. In addition, this thesis proposes a novel method for calculating an upper bound on the amount of interference that a given processor core can generate in any time interval of at most a given length. Our experiments demonstrate that the novel method is more precise than existing methods.
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Technische Daten


Erscheinungsdatum
11.10.2021
Sprache
Englisch
EAN
9783754907863
Herausgeber
epubli
Sonderedition
Nein
Autor
Michael Jacobs
Seitenanzahl
412
Auflage
3
Einbandart
Gebundene Ausgabe
Buch Untertitel
Including a Case Study on Multi-Core Processors with Shared Buses

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